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        薪資面議
        工作性質: 全職 更新日期: 09-29
        專業要求: 不限 學歷要求: 本科統招
        職稱要求: 不限 性別要求: 不限
        年齡要求: 不限 經驗要求: 不限
        工作地區: 杭州-西湖區 戶口要求: 不限
        截止日期: 2026-02-12 外語要求: 不限
        工資待遇: 面議 招聘人數: 5人
        其他福利:
        -????????定義模塊級設計需求,完成設計文檔,并且用Verilog語言實現;-????????和驗證工程師合作,確定驗證策略及驗證方案,進行功能驗證;-????????能完成代碼覆蓋率的分析,以及模塊在芯片內的集成;-????????完成模塊綜合以及靜態時序分析。崗位要求-????????能獨立完成模塊的功能描述,文檔書寫,以及RTL實現;-????????和驗證工程師合作,完成模塊的功能性測試;-????????出色的編程能力(Verilog,C,Perl),有使用SystemVerilog語言經驗者優先;-????????具有基本的芯片后端設計知識;-????????熟悉綜合工具(DC)以及時序收斂分析工具(Primetime)等的使用;-????????具有良好的團隊合作以及較強的表達與溝通能力;-????????熟悉FPGA設計者優先考慮;-????????有SSD控制器設計經驗者優先考慮;-????????微電子、信息等相關專業本科及以上,擁有碩士研究生學歷者優先;-????????至少兩年的本職位工作經驗。工作地點:杭州,成都
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